【基于片上PLL时钟的at-speed测试设计】 at a speed of

　　摘要:深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能电路进行测试的必要技术。文章首先介绍了at-speed测试的故障模型,以及具体测试方法,然后详细介绍了采用PLL时钟作为at-speed测试时钟时,一款芯片的at-speed测试实现方案,最后采用Fastscan及TestKompress对整个设计进行了测试向量自动生成及向量压缩。实验结果表明此方案可行,采用TestKompress进行设计更符合目前的设计需求。

　　关键字:At-speed测试;可测性设计;自动测试向量生成

　　中图分类号:TN95

　　文献标识码:B

　　1引言

　　现今的集成电路制造广泛采用深亚微米工艺技术,这使得与时序相关的缺陷的数量越来越多。通常的测试方法即采用stuck-at故障测试和IDDQ测试相结合的测试方法,在90nm以下工艺时,已经不能够充分地剔除具有时序相关缺陷的芯片。At-speed测试技术应运而生,利用全速工作时钟,采用对跳变故障(transitionfaults)和路径延时故障(path-delayfaults)的测试,成为高性能电路测试的必需技术。

　　At-speed测试时钟频率与功能模式下的时钟频率相当,比传统stuck-at测试的时钟要快很多。At-speed测试时钟可以通过两种方法提供:第一种直接从管脚输入,由外部的自动测试仪(AutomaticTestEquipment,ATE)提供;第二种由片内产生,比如PLL提供。如果采用从外部ATE产生高速 ……此处隐藏3991个字…… stKompress进行测试数据压缩,减少了测试矢量的数据量,缩短了测试时间,从而大大降低测试成本。

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　　参考文献

　　[1]TakeoKobayashi,“PLLControlCircuitExampleforFastScan/TestKompress”,MentorGraphics,2007

　　[2]“ScanandATPGProcessGuide”,MentorGraphics,Version8.2009_1

　　[3]N.Ahmed,C.P.Ravikumar,M.TehranipoorandJ.Plusquellic,“At-SpeedTransitionFaultTestingWithLowSpeedScanEnable,”ProceedingsofIEEEVLSITestSymposium,pp.42-47,2005.

　　[4]N.Tendolkar,R.Molyneaux,C.PyronandR.Raina,“At-SpeedTestingofDelayFaultsforMotorola’sMPC7400,aPowerPC(TM)Microprocessor,”ProceedingsofIEEEVLSITestSymposium,pp.3-8,2000.

　　作者简介

　　孙大成,助理工程师,研究方向为集成电路可测性设计。